描述
在 Intel® FPGA IP Stratix® V、Arria® V 和 Cyclone® V 收發器裝置上使用 fPLL 作為收發器 TX PLL 時，用於連接原生實體層的輸出頻率會依是否已啟用動態重新配置 fPLL 而異。
解決方法
當未啟用 fPLL 的動態重新配置時，您必須將 fPLL「outclk_0」埠連接到 Native PHY「ext_pll_clk」埠。
啟用 fPLL 的動態重新配置時，您必須連接到 fPLL「phout[0]」埠至 Native PHY「ext_pll_clk」埠。「phout」埠是透過選擇 PLL 參數編輯器「設定」標籤的「啟用存取 PLL DPA 輸出埠」選項來啟用。