文章 ID: 000085413 內容類型: 疑難排解 最近查看日期: 2012 年 08 月 13 日

當我選擇 clk [1] 到 [9] 作為 MegaWi ATX_PLL的輸入頻率來源時,為什麼會出現編譯錯誤?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

ALTGX Megawi ATX_PLL最多允許 10 個輸入參考頻率作為來源。 當使用者在 「Rx/Tx PLL 的選取輸入頻率來源是什麼? 」選項中選擇 ATX PLL 的值從 1 到 9 時,設計無法編譯。 Quartus® II 軟體會 產生錯誤,例如無法連接 ATX PLL 的 inclk [1]。

需要下列解決方法

- 選擇「0」作為 ATX PLL 的輸入頻率來源,以及

-pll_inclk_rx_cruclk [0] 連接,作為設計中 ATX PLL 的輸入頻率來源

此問題發生在 Quartus® II 軟體版本 9.1 中,並排定為固定 Quartus® II 軟體版本 9.1 SP1。

相關產品

本文章適用於 2 產品

Stratix® IV FPGA
Stratix® IV GX FPGA

這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。