文章 ID: 000085641 內容類型: 疑難排解 最近查看日期: 2013 年 03 月 18 日

為什麼在模擬 Cadence NCSim 的超級功能時，Altera_PLL 輸出頻率會停留在低位？

環境

    Intel® Quartus® II 訂閱版
BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

如果您使用 NCSim 模擬Altera_PLL 超級功能，部分輸出頻率可能會被卡低。

解決方法

此問題有兩個解決方法：

1. 若要即時Altera_PLL，請檢查超級功能中的「啟用實體輸出參數」，並根據此設定參數以取得您想要的頻率。

2. 讓宏SIM_USE_ICD_PLL_RECONFIG_MODEL使用下列Cyclone® V 裝置的實體模擬模型。在鎖定 V 或 Stratix® V 裝置Arria®時，您需要編輯下面的命令。

ncvlog -DEFINE SIM_USE_ICD_PLL_RECONFIG_MODEL=TRUE「/eda/sim_lib/cadence/cyclonev_atoms_ncrypt.v」-工作cyclonev_ver

此問題已從 Quartus® II 軟體版本 13.1 開始修復。

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