Cyclone III 裝置的mem_clk放置是否有已知問題？

在 Quartus® II 軟體版本 9.0SP2 和更早的Cyclone® III 裝置中執行 DDR 和 DDR2 SDRAM 高效能控制器時，如果mem_clk訊號 （CK、CK#） 放置錯誤，就會看到更適合的時序警告或關鍵警告。

Altera在 Cyclone III 外部記憶體介面章節中的準則目前為： 

CK/CK# 針腳必須放置在差異 I/O 針腳上，不能放置在與 DQ 針腳相同的行或欄上。

若要符合準則並實現設計受到正確限制，Cyclone III 裝置中的mem_clk訊號必須放置在符合這些需求的針腳上：

- 差分 IO 針腳對（在 Pin Planner 中識別為 DIFFIO）。

- 在同一個銀行或資料針腳的同一端。您可以使用裝置的任一端進行環繞介面。

- 不得使用 PLL CLKOUT 針腳 （在 Pin Planner 中識別為 L）

- 如 「Pin Planner Pad View」中所示，mem_clk[0] 不得與任何互動式 DQ 針腳位於同一排/欄墊群組中。

請檢查您的設計，以確保沒有重大警告。

若不遵守這些規則，可能會導致無法正確限制 DDIO 輸入節點並關閉時間。此外，由 Time Quest 計算的「讀取擷取與寫入計時利潤」可能無效。

下列圖表顯示錯誤和正確的mem_clk針腳位置分配的範例：

分配不正確

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正確的分配