文章 ID: 000086105 內容類型: 疑難排解 最近查看日期: 2017 年 07 月 25 日

是否可以獨立設定 HPS I2C 控制器的 SCL 和 SDA 下降時間？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 外部記憶體介面 Intel® Arria® 10 FPGA IP
  • 外部記憶體介面 Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    HPS I2C 控制器支援 SCL 與 SDA 的下降時間可配置功能。

    解決方法

    關於如何在 Linux 作業系統中執行設定，請 參閱 連結：HTTPs://github.com/altera-opensource/linux-socfpga/commit/7d0429364bf0c0e69bf192362d85076e6ee9abd7。

    設計者可在 dts 檔案中設定 SCL 和 SDA 下降時間參數，例如：
     i2c-sda-falling-time-ns = ;/* 從主機板資訊附錄 */
    i2c-scl-falling-time-ns = ;/* 從主機板資訊附錄 */

    SCL 和 SDA 的下降時間可配置資訊已新增到 Intel Arria 10 硬核處理器系統技術參考手冊 中。

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    本文章適用於 7 產品

    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA
    Intel® Arria® 10 SX SoC FPGA
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