文章 ID: 000086350 內容類型: 錯誤訊息 最近查看日期: 2018 年 01 月 12 日

內部錯誤：子系統：CCLK，檔：/quartus/periph/cclk/cclk_gen7_router_callbacks.cpp，行：349

環境

  • Intel® Quartus® Prime Pro Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體版本 17.1 Update 1 和更早版本的問題，您可能會在放置包含多個頻率域的Intel® Stratix® 10 FPGA設計時看到此內部錯誤。

    當設計包含多個非同步頻率域時，可能會發生內部錯誤，而 Synopsys Design Constraints 檔案 （.sdc） 中並未宣佈為非同步。
     

    解決方法

    若要解決此問題，請確保所有非同步頻率域都使用 set_clock_groups 指令宣告為非同步。

    例如：
    set_clock_groups ──asynchronous-group [get_clocks ] -組 [get_clocks ]

     

    此問題預定在 Intel Quartus Prime Pro Edition Software 日後發行時解決。

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