描述
使用具有 10 個裝置的 LVDS SERDES Intel® FPGA IP，您可能會在 Intel® Stratix® Intel® Quartus® Prime Pro Edition 軟體中看到此錯誤。當 IOPLL 的輸入頻率訊號透過FPGA核心來源時，就會發生此錯誤。
解決方法
為了避免此錯誤，請透過專用頻率針腳向 IOPLL 提供輸入頻率訊號。