描述
由於平行介面的 PHY Lite 限制Intel® FPGA IP，如果您在同一 I/O 銀行中放置了多個平行介面的 PHY 精簡版 Intel FPGA IP，則可能會看到上面的錯誤訊息。
解決方法
為了解決此問題，請避免在同一個 I/O 銀行中放置多個平行介面的 PHY 精簡版Intel® FPGA IP。這是因為平行介面的 PHY Lite Intel FPGA IP都有特定的介面要求，需要特定的 PLL 設定。然而，特定銀行中僅有一個 PLL 可用。