Intel® Stratix® 10 HPS EMIF IP PLL 參考頻率與 RZQ 針腳是否有任何放置限制？

由於 Intel® Quartus® Prime Pro 軟體版本 19.1 和更早版本的問題，Intel Stratix® 10 硬核處理器系統 （HPS） 專案可能會故障裝置配置。此專案可能會以 HPS EMIF IP PLL 參考頻率與 RZQ 針腳的無效針腳位置，錯誤地傳遞編譯。

在 Intel® Stratix® 10 HPS EMIF 介面中，必須將 PLL 參考頻率和 RZQ 針腳放置在 IO 銀行 2M 中，並附有位址和命令訊號。如果未遵循此釘出限制，FPGA組態就會失效。

此問題從 Intel® Quartus® Prime Pro Edition Software 版本 19.2 開始修復，如果未遵循針腳放置需求，在編譯過程中報告錯誤。如需有關 HPS EMIF 針腳放置限制的詳細資訊，請參閱 Intel Stratix 10 FPGA IP 使用者指南的外部記憶體接 口。

如果您有一個目前比Intel® Quartus® Prime Pro Edition Software 版本 19.2 更早通過FPGA裝置配置的設計，該版本在Intel® Quartus® Prime Pro Edition Software 版本 19.2 及更新版本中未通過編譯，則您不需要變更 HPS EMIF 設計，但需要有一個解決方法。
如需詳細資訊，請聯絡 Intel。