描述
當在 Quartus® II 軟體版本 14.1 中使用 Intel® Arria® 10 FPGA 季度速率 DDR4 控制器時，您可能會發現不同銀行群組的 CAS_n對CAS_n 指令延遲不符合 Intel Arria 10 DDR4 控制器 Intel® FPGA IP GUI 中的tCCD_S參數設定。舉例來說，您可能會在 GUI 中 將tCCD_S 設定為 4，但模擬波形顯示為 8。這會導致連續讀取或寫入交易之間的差距。
解決方法
作為解決方法，您可以變更下列參數：
從：
.SEC_HMC_CFG_RD_TO_RD_DIFF_BG （2），
.PRI_HMC_CFG_RD_TO_RD_DIFF_BG （2），
.SEC_HMC_CFG_WR_TO_WR_DIFF_BG （2），
.PRI_HMC_CFG_WR_TO_WR_DIFF_BG （2），
自：
.SEC_HMC_CFG_RD_TO_RD_DIFF_BG （1），
.PRI_HMC_CFG_RD_TO_RD_DIFF_BG （1），
.SEC_HMC_CFG_WR_TO_WR_DIFF_BG （1），
.PRI_HMC_CFG_WR_TO_WR_DIFF_BG （1），
為了合成或模擬目的，這些參數存在於下列檔案中：
- /emif__example_design/sim/altera_emif_/sim/ed_sim_altera_emif__*.v
- /emif__example_design/qii/altera_emif_/synth/ed_synth_altera_emif__*.v
- //altera_emif_/synth/_altera_emif__*.v
- //altera_emif_/sim/_altera_emif__*.v
這個問題預定在 Quartus II 軟體日後發佈時解決。