重大問題
描述
針對使用Nios II序列器的設計，請進行模擬 產生 VHDL 輸出時可能會發生故障。
解決方法
此問題的解決方法需要您手動修改 某些檔案：
- 尋找三 個 .vhd 檔案
檔案名以類似下列字串開頭：
dut_dut_e0_if0_p0_qsys_sequencer_cpu_inst_jtag_debug_module在哪裡 您為您的專案指定的名稱。 - 在文字編輯器中開啟三個檔案中的每一個，然後新增
下列兩行到每個檔案的開頭：
library altera_mf; use altera_mf.altera_mf_components.all;