在採用 UniPHY 的 DDR2 和 DDR3 SDRAM 控制器中，選擇 VHDL 提供 Verilog HDL IP 核心

如果您在 MegaWi insightd 介面中選取 VHDL 並產生 採用 UniPHY IP 核心的 DDR2 或 DDR3 SDRAM 控制器，產生 核心位於 Verilog HDL。

若要產生 VHDL IP 核心，請遵循以下步驟：

1. 在文字編輯器開啟Quartus II 目錄>\ip\altera\uniphy\\生平\common_ddrx.tcl。
2. 搜尋出現的字串「 LANGUAGE 」 在下列代碼中： append param_str ",LANGUAGE=[get_generation_property HDL_LANGUAGE]"
3. 將此行變更為下列代碼：append param_str ",LANGUAGE=vhdl"
4. 繼續搜尋字串的下一次發生 「 LANGUAGE 」出現在下列代碼中：if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { add_file /.v {SYNTHESIS SUBDIR} puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" }
5. 評論如果行、其他行和區塊 在條件區段中的代碼，使代碼在「」 else 區塊始終執行，類似下列代碼：# if {[string compare -nocase [get_generation_property HDL_LANGUAGE] verilog] == 0} { # add_file /.v {SYNTHESIS SUBDIR} # puts "set_global_assignment -name VERILOG_FILE \[file join $::quartus(qip_path) .v\]" # } else { add_file /.vhd {SYNTHESIS SUBDIR} puts "set_global_assignment -name VHDL_FILE \[file join $::quartus(qip_path) .vhd\]" # }
6. 使用 MegaWi 用介面產生採用 UniPHY 技術的介面 IP 核心。

若要產生 Verilog HDL IP 核心，請還 原原始 common_ddrx.tcl 檔案。