文章 ID: 000087119 內容類型: 疑難排解 最近查看日期: 2015 年 01 月 01 日

50G Interlaken MegaCore 功能使用指南提供無法連接Arria 10 TX PLL 的資訊

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    根據 50G Interlaken MegaCore 功能 使用者指南，使用者邏輯應驅動 tx_pll_locked 輸入 向具有邏輯和功能的 Arria 10 100G Interlaken IP 核心發出訊號 pll_locked Arria 10 TX 的輸出訊號 PLL IP 核心。然而，此資訊不完整。輸入 對邏輯的訊號，也應包含每一個的對比 TX PLL pll_cal_busy 訊號。

    如需單一外部 TX PLL 的說明， 請參閱圖 5-3、Arria 10 PLL 至 Arria 10 100G Interlaken MegaCore 功能連線圖表，在「移轉 100G Interlaken IP」 中 核心從 Stratix V 到 Arria 10 裝置」 章節的Arria 10 移轉指南。

    解決方法

    這個問題沒有解決方法。根據此不穩定的說明，確保將 Arria 10 個外部 TX PLL 連接到您的 50G Interlaken IP 核心。

    此問題已在 50G Interlaken MegaCore 功能使用指南 第 14.1 版中修正。

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