問題338064：2015.06.12 版第 1 冊，第 9 章 SEU 緩解Stratix® V 裝置
在 9-9 頁中，計時區段列示如下：
在至少 32 個頻率週期的 CRC 計算期間，CRC_ERROR針腳始終處於低位驅動。發生錯誤時，一旦 EMR 更新或 32 個頻率週期失效，針腳就會被高高驅動，以最後來者為准。因此，您可以在CRC_ERROR針腳的上升邊緣開始擷取 EMR 的內容。針腳保持高位，直到讀取目前框架，然後再次低開低，至少 32 個頻率週期。
但這不正確。它應說明如下：
在 CRC 計算期間，CRC_ERROR針腳總是低壓。發生錯誤時，EDCRC 硬區塊需要 32 個頻率週期來更新 EMR，一旦 EMR 更新，針腳就會被高高驅動。因此，您可以在CRC_ERROR針腳的上升邊緣開始擷取 EMR 的內容。針腳保持高位，直到讀取目前的框架，然後再次低驅動 32 個頻率週期。
圖 9-6 表示 CRC 計算（至少 32 個頻率週期），但它應該會說明 CRC 計算（32 個頻率週期）。
問題156378：2013.05.06 版 Stratix V 裝置中的頻率網路與 PLL
使用自動頻率切換時，有兩個需要的彈射，第一個是不正確的。它表示：
「兩個頻率輸入都必須執行。」
自動頻率切換的目的是，如果一個頻率停止執行，則在頻率之間切換。實際需求是在設定FPGA時同時需要執行兩個頻率。彈射應該說：
「在設定FPGA時，兩個頻率輸入都必須執行。」
問題123964： 第 1 冊，第 6 章：Stratix V 裝置中的高速差分 I/O 介面與 DPA，2013.05.06 版
外接 PLL 介面訊號的 6-4 階段關係圖：outclk2 上的相移不正確，在輸出 1 高時，上升的邊緣應該會與 outclk0 上升的邊緣對齊。
問題111987： 第 1 冊，第 8 章：Stratix V 裝置的配置、設計安全性和遠端系統升級，2013.03.04 版
表 8-1：Stratix V 裝置的配置模式與功能錯誤地指出 CvP 模式中不支援部分重新配置。
CvP 模式確實支援部分重新配置，此表格將在未來的修訂版中更新。
問題 81980： 第 1 冊，第 5 章：Stratix V 裝置中的 I/O 功能，版本 1.5
表 5-1 錯誤地顯示 3.3-V LVCMOS/LVTTL 標準僅由 Stratix V GX 和 GS 裝置支援。 這些 I/O 標準實際上都由所有 V 裝置Stratix支援。
問題 86484： Stratix V 裝置中的 I/O 功能，版本 1.5。
可程式化的目前強度表 5-6 缺少以下注意事項：
Quartus II 軟體中的預設設定為 50-ohm OCT RS，不適用於所有非電壓參考以及 HSTL 和 SSTL 級 I/O 標準。預設設定為 25-ohmOCT RS，不適用於 HSTL 和 SSTLIe II I/O 標準。
問題 79663： 第 2 冊，第 9 章：Stratix V 裝置中的配置、設計安全性和遠端系統升級，版本 1.7。
圖 9-9 的筆記缺少類似圖 9-8 注意事項注意事項 4 的資訊。新的注意事項將新增至「圖 9-9 」，以說明「針對基於 POR 延遲設定的適當 MSEL 設定，請將從屬裝置 MSEL 設定設定設為 PS 設定。請參閱第 9 至 7 頁的表格 9–4。」
問題 58047： 第 2 冊，第 9 章：Stratix V 裝置的配置、設計安全性和遠端系統升級，版本 1.6。
Active Serial （AS） 配置針腳 （DCLK、AS_DATA0/ASDO、AS_DATA[3.1]） 的表格 9-14 表示：「AS 配置完成後，此針腳是三個用微弱的拉起電阻器表示。」但事實並非如此。當裝置進入使用者模式時，AS 針腳將不會三個標示。
問題 44730： Stratix V 裝置的 I/O 功能，版本 1.4
章節未提及 1.5V LVCMOS 輸出的 1.5V 10，但支援。 您可以在 Quartus II 軟體中完成作業，不會出錯。
問題 39437： 第 2 冊，第 11 章：Stratix V 裝置中的 JTAG 邊界掃描測試，版本 1.4
表 11-1 顯示 Stratix V 裝置的 32 位 IDCODE 資訊。
Stratix V A7 裝置的正確 JTAG ID 代碼
0000 0010 1001 0000 0011 0000 1011 1011 （0x029030DD）
這不正確地顯示為
0000 0010 1001 0000 0011 0001 1011 1011 （0x029031DD）
問題 41368： 第 2 冊，第 9 章：Stratix V 裝置的配置、設計安全性和遠端系統升級，版本 1.6
在「附注至圖 9-11」的注釋 1 中，可能會有一些誤導。它指出：「以 3.0 V 供應器將拉起電阻器連接到 VCCPGM 和 VCCPD。」事實上，這是部分事實，因為 VCCPGM 可以等於 VCCPD，但這並非一項要求，VCCPGM 和 VCCPD 可能會因主機板需求而異的電壓。
對於 VCCPGM，它們必須為所有專用配置針腳和雙用途針腳供電。支援的配置電壓為 1.8、2.5 和 3.0 V，因此組態輸入緩衝區無須與Stratix V 裝置中的一般 I/O 緩衝區共用電源線。
對於 VCCPD，它們必須大於或等於 VCCIO。如果 VCCIO 設定為 3.0 V，VCCPD 的功率必須最高可達 3.0 V。如果銀行的 VCCIO 設定為 2.5 V 或更低，VCCPD 的功率必須最高可達 2.5 V。這適用于所有包含 VCCPD 和 VCCIO 針腳的銀行。
已解決的問題：
79545 問題： Stratix V 裝置技術資料，版本 2.5
下列電源供應器的絕對最高等級已在 2.5 版中更新：
VCCPGM、VCCBAT、VCCPD、VCC、VCCD_PLL、VCCA_PLL
問題 35432： 第 1 冊、第 2 章、STRATIX V 裝置的 DC 和切換特性，版本 2.3
在指定差異輸入時新增的澄清，採用需要 2.5V 的 VCCPD。
問題 32224： 第 1 冊、第 2 章、STRATIX V 裝置的 DC 和切換特性，版本 2.3
VCCBAT 供應電壓範圍更新為包括 1.2V 至 3.0V。
問題390061： 頻率 Netwoks 和 PLL Stratix V 裝置，版本 1.3
針對 5SGXB5 和 5SGXB6 裝置的 PLL 位置進行更正，以顯示哪些 PLL 由 CLK0、CLK1、CLK22、CLK23 和 CLK8 驅動，CLK9、CLK14、CLK15 驅動。
問題391999： Stratix V 裝置中的邏輯陣列模組與調適性邏輯模組，版本 1.3
Stratix V 裝置不支援如版本 1.3 所示的註冊鏈路徑。
第 31778 期：第 3 冊、第 5 章、反向序列回送、版本 2.2
關於在自訂群組態下以子protocol 提供反向序列回送的不准確陳述。
問題359605： 第 2 冊，第 5 章，Stratix V 裝置中的 I/O 功能，版本 1.3
請注意，表 5–2 中 錯誤地指出差時輸入緩衝區由VCC_CLKIN而而不是 VCCPD 驅動。
問題380129： 第 9 冊、第 9 章、配置、設計安全性，以及 Stratix V 裝置的遠端系統升級，版本 1.3
圖 9-21 錯誤地顯示 TDI 系結為 JTAG 接頭的針腳 7，而不是針腳 9。
問題377855： 第 2 冊，第 9 章：Stratix V 裝置的配置、設計安全性和遠端系統升級，版本 1.3。
在由 PS 模式設定從屬裝置的多裝置 AS 組態中，會發生違反計時的情況。多裝置 AS 組態新增了兩個新的限制，以避免時間違規。
問題369375： 第 1 冊、第 8 章、Stratix V 裝置中的熱插槽與開機重設，版本 1.1
提及移除的 PORSEL 針腳，此針腳不存在於 Stratix V 裝置中。
問題10006534： 第 2 冊，第 4 章，Stratix® V 裝置中的收發器通訊協定組態，版本 1.0
已移除 10GBaseR 通訊協定的參考資料。