文章 ID: 000087550 內容類型: 疑難排解 最近查看日期: 2023 年 02 月 10 日

為何在實施基於分散式磁區層級的頻率計時後，計時會下降？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 時脈控制器l Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    Intel® Stratix® 10 或 Intel® Agilex™ 7 部裝置中的分散式磁區等級頻率，對於從一個頻率區跨入另一個頻率區的任何路徑，都會導致超重制限制，進而導致效能下降。因此，對於高頻頻率領域或大型設計，不建議採用分散式磁區層級的頻率擷取，這些設計會跨多個頻率區段實作，並仰賴超重制。

    解決方法

    此超重制限制預定在 Intel® Quartus® Prime Pro Edition Software 日後發佈時移除。

    相關產品

    本文章適用於 2 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA
    Intel® Agilex™ 7 FPGA 與 SoC FPGA

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