文章 ID: 000092261 內容類型: 疑難排解 最近查看日期: 2023 年 08 月 16 日

為什麼使用專用的 Intel® Stratix® 10 或Intel Agilex® 7 FPGA 個REFCLK_GXB引腳來計時 IOPLL 的 refclk 時，會出現最小脈衝寬度違規的情況？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • IOPLL Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體中的問題，當使用專用的REFCLK_GXB引腳為 IOPLL 的 refclk 提供時鐘時，您可能會在pll refclk引腳上看到最小脈衝寬度違規。

    違反最小脈衝寬度的目標通常是 <refclk 引腳名稱>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div

    解決方法

    若要避免此錯誤，請 添加 以下 Synopsys* 設計約束檔 （.sdc） 約束：

    disable_min_pulse_width [get_cells <refclk 針腳名稱>~inputFITTER_INSERTED_FITTER_INSERTED]

    相關產品

    本文章適用於 2 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA
    Intel® Agilex™ 7 FPGA 與 SoC FPGA

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