重大問題
針對 Quartus® II 軟體版本 12.1 中Stratix® V 裝置的設計，TimeQuest 計時分析器報告的時間延遲有一些已知問題。所有Stratix V 裝置都受到影響，不過 Quartus II 軟體版本 12.1 中僅指定了 5SGXA5、5SGXA7、5SGTC5 和 5SGTC7 計時模型。
如需日後 Quartus II 軟體版本中其他計時模型變更的最新資訊，請參閱下面的相關解決方案區段。
TCO 報告在 M20K 模組中具有廣泛資料寬度，且在 Stratix V 裝置中已註冊輸出，這可能令人厭惡
TimeQuest 計時分析器所報告的 TCO 值對於寬超過 16 位且已註冊輸出的 Stratix V M20K 模組來說，可能相當樂觀。TimeQuest 計時分析器所報告的輸出收銀機位 16 至 39 的 TCO 值可以高達 500 ps 為低。0 至 15 位的 TCO 值報告正確無誤。
為了避免對計時值持觀念，請避免使用寬超過 16 位的 RAM。如果您必須使用大於 16 位的 RAM 模組，請勿使用簡單的雙埠模式或 ROM 模式。
區域頻率到區域頻率 73 到 91 的時序延遲Stratix V 裝置不正確
針對Stratix V 裝置的設計，從區域頻率 73-91（位於裝置的右中心和左中心）到 Spine 頻率的時間延遲，會錯誤地報告為零。速度等級 3 裝置在 85°C 的實際延遲約為 1 ns。
區域頻率在 TimeQuest 計時分析器中列出為 QUADRANT_CLOCK 路由元件和區域頻率編號由數位值識別 CLKCTRL_R 頻率控制的位置字串 （STRATIXV_CLKBUF） 節點。Spine 頻率被列為 SPINE_CLOCK 路由元件。
為了避免此問題，請避免在裝置的右中心和左中央使用區域頻率 73-91。
在某些情況下不會分析從 Stratix V DSP 輸入埠的計時路徑
在目標Stratix V 裝置的設計中，如果已註冊 DSP 輸出，但 RESULTA 埠已中斷連接，這在篩選器中很常見，則不會分析從 DSP 輸入埠到 DSP 輸出暫存器的任何路徑以進行時間分析。
Stratix在非 DPA 模式下 LVDS 到核心傳輸的 V 握住時間是不正確的
Quartus II 軟體版本 12.1 中的錯誤計時模型可能會導致在非 DPA 模式和核心暫存器中 LVDS 間持有時間利潤較低的設計的硬體錯誤。Quartus II 軟體版本 12.1 SP1 中，Stratix V 計時模型有所變更，以更新從 LVDS 接收器輸出傳輸到核心註冊的保留時間要求。
Stratix V 周邊頻率 （PCLK） 計時不正確
Quartus II 軟體版本 12.1 中錯誤的計時模型可能會導致硬體錯誤，因為設計在產生或以 PCLK 訊號計時器的路徑上，計時空間較低。這個問題影響到使用 PCLK 全球資源的 Stratix V 設計。
若要判斷以 Quartus II 軟體版本 12.1 編譯的設計是否受以下問題影響：
- 備份設計資料庫。
- 在 Quartus II 軟體版本 12.1 中開啟設計，然後匯出資料庫。在「專案」功能表上，按一下匯出資料庫。提示時，將資料庫匯出至建議的 export_db 目錄。
- 啟動 Quartus II 軟體版本 12.1 SP1 或更新版本。
- 開啟專案。提示您是否要覆寫舊版資料庫版本時，按一下 「是」，然後從 export_db 目錄導入資料庫。
- 在設計上執行 TimeQuest 計時分析器。
如果出現計時違規，請在 Quartus II 軟體版本 12.1 SP1 或更新版本中執行 Fitter，以關閉設計的時間。