描述
由於 Cyclone® IV FPGA PCIe 硬 IP PMA 中的問題，該連結可能停留在 Detect.Active 狀態。
這是因為收發器接收器偵測的邏輯，如果連續兩個TxDetectRx的低期間小於 544 ns，則不會將 PIPE 介面上的PHYSTATUS脈衝退回硬 IP 核心。
解決方法
手動變更硬 IP 重設邏輯，以至少 1 個我們維護快取 和 最快 訊號。
您可以使用下列檔案檢視Avalon®記憶體對應介面所需的變更，以滿足上述需求。
- pcie_compiler_0 （.v） ：使用 新關鍵字，可以在多行中找到新增的重設邏輯。將這些線條放入您的即時檔案中，以Avalon記憶體對應介面。
- pcie_compiler_0 （.vhd）：使用 新的關鍵字，可以在多行中找到新增的重設邏輯。將這些線條放入您的即時檔案中，以Avalon記憶體對應介面。
此問題已在平臺設計者實作的 Cyclone IV PCIe 硬 IP 中得到解決。