描述
對於執行 DDR2 SDRAM 高效能控制器 MegaCore® 或使用專用 PLL 輸出來驅動外部記憶體頻率輸入針腳的 ALTMEMPHY 超級功能的 Stratix® II 設計，Quartus® II 軟體可能會回報頻率頻頻 （DQS 與 CK） 計時關係的負時差率。此功能使用 PLL 輸出時 ，使用專用的 PLL 輸出來驅動 MegaWi3d® 外掛程式管理 器的 PHY 設定 頁面上啟用的記憶體頻率選項。
外部記憶體裝置需要 CK/CK# 和 DQS 訊號在 /- tDQSS 內同時到達。ALTMEMPHY 超級功能計時腳本會檢查是否符合這些需求。 當您使用專用的 PLL 輸出產生記憶體頻率時，CK/CK# 輸出針腳上的 tCO 延遲可能會小於 DQS 頻閃輸出延遲。這種延遲差異可能會導致 DQS 與 CK 計時關係違反計時。
您可以透過調整用於驅動 CK/CK# 輸出的 PLL 輸出的相移設定來修正這些計時違規問題。在 Stratix II ALTMEMPHY 設計中，PLL 上的 c3 輸出計數器會產生 CK/CK# 輸出。以下程式說明所需步驟。
- 計算 DQS 與 CK 時序關係報告的平均設定和固定時間鬆懈。
- 確定平衡設定並保持時間鬆懈所需的額外 PLL 相移。
- 使用 MegaWizerd 外掛程式管理器編輯 ALTPLL 超級 功能實例_phy_alt_mem_phy_pll_sii。
- 根據第 2 步的結果，針對適當的 PLL 計數器輸出調整相移設定。
- 再生 PLL 超級功能實例。
- 重新對設計進行相容，並確認所有計時鬆懈都是正面的。