在 Quartus® II 軟體版本 7.1 中，ALTMEMPHY 超級功能計時限制檔案（以 SDC 格式）有已知問題。這些問題會影響Stratix® II 設計執行多個記憶體控制器的計時關閉，並使用專用 PLL 頻率輸出來驅動啟用記憶體頻率選項。若要針對多個 DDR 控制器 （或 ALTMEMPHY 即時）執行正確的計時分析，請在您的專案中新增一個額外的 SDC 檔案，以正確設定所有即時性的頻率。
在以下範例中，設計有兩個 DDR2/DDR 高效能控制器 MegaCore® 實例，包裝名稱為 core1和core2。MegaWi core1_phy_ddr_timing®外掛程式管理器會建立兩個檔案，core1_phy_ddr_timing.sdc和 core2_phy_ddr_timing.sdc來 限制記憶體介面。 如果您的設計會直接（使用您自己的控制器）立即啟動 ALTMEMPHY 兆功能，檔案名將不包括檔案名稱的_phy部分。
設計需要一個名為 altemphy_general.sdc 的新 SDC 檔案，其中包含下列限制：
set pll_inclk *core1_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
set pll_inclk *core2_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
此範例顯示控制器/PHY 的兩個即時。針對您的設計，請建立類似的 SDC 檔案，以適當限制頻率。針對每個控制器/PHY，請變更上述 SDC 指令中的名稱以符合您的即時名稱，並變更create_clock行中的頻率週期，以符合提供給 ALTMEMPHY 超級功能的參考頻率期間。 對於具有兩個以上即時設計，請重複每個實例所需的 4 行。