是的，在針對Stratix® V GX、GS 和 GT 裝置使用 Quartus® II 軟體時，執行結合收發器通道時，有通道放置限制。
邏輯通道 0 必須分配給配備中央頻率分隔器的通道。在 Stratix V 收發器裝置中，這是收發器銀行內的通道 1 或 4，以下範例用粗體顯示。
如果使用 ATX PLL 作為 Tx PLL，則必須放置邏輯通道 0：
- 通道 1 或通道 4。
- 這項要求將每個收發器銀行可能的結合介面數量限制為 2 個。
GXB_[Tx，Rx]_[L，R][5，11，17，23] = 邏輯通道 5
GXB_[Tx，Rx]_[L，R][4，10，16，22] = 邏輯通道 4
GXB_[Tx，Rx]_[L，R][3，9，15，21] = 邏輯通道 3
GXB_[Tx，Rx]_[L，R][2，8，14，20] = 邏輯通道 2
GXB_[Tx，Rx]_[L，R][1，7，13，19] = 邏輯通道 0
GXB_[Tx，Rx]_[L，R][0，6，12，18] = 邏輯通道 1
如果使用 CMU PLL 作為 Tx PLL，則必須放置邏輯通道 0：
- 如果將通道 4 用作 CMU，則收發器通道 1
- 如果將通道 1 用作 CMU，則收發器通道 4
- 這項要求將每個收發器銀行可能的結合介面數量限制為一個。
GXB_[Tx，Rx]_[L，R][5，11，17，23] = 邏輯通道 1
GXB_[Tx，Rx]_[L，R][4，10，16，22] = 邏輯通道 0
GXB_[Tx，Rx]_[L，R][3，9，15，21] = 邏輯通道 2
GXB_[Tx，Rx]_[L，R][2，8，14，20] = 邏輯通道 3
GXB_[Tx，Rx]_[L，R][1，7，13，19] = 用作 CMU
GXB_[Tx，Rx]_[L，R][0，6，12，18] = 未使用
若未能遵循邏輯通道 0 放置要求，將導致類似下列 Quartus II 軟體錯誤。
錯誤：將 I/O 傳輸器通道的非法限制tx_serial_data[0] 至該區域 （210、21） 至 （210、21）：區域內沒有有效的位置
資訊：Atom I/O 墊片 tx_serial_data[0] 受限於位置PIN_AK4，因為：使用者位置限制（PIN_AK4）
錯誤：找不到啟用結合頻率線路由的 I/O tx_serial_data[0] 的傳輸器通道位置
此限制計畫將在未來版本的 Quartus II 軟體中移除。
若要解決此限制問題，您可以在收發器 Megawi fb_compensation™中將結合模式設定為 PLL Feedback Compensation （fb_compensation）。
您仍必須遵守連續通路安置要求。