關鍵警告：提供核心的 PLL 頻率輸出|wire_pll1_clk[0] 有非法輸出頻率 <pll clock="" frequency="" high="" speed=""> 必須少於 <device clock="" fmax="" network=""></device></pll>

由於 Quartus® II 軟體版本 10.0、10.0 SP1、10.1 和 10.1 SP1 的問題，在使用外部 PLL 模式執行ALTLVDS_TX兆功能時，您可能會看到這個關鍵警告。使用外部 PLL 模式時，您需要在tx_in埠之前在 RTL 中新增暫存器，而這些收銀機必須使用 PLL 輸出計時，即用作慢速「平行」或「coreclk」，這等於資料速率除以序列化規格。

如果您在頻率/PLL 設定頁面上使用參數選擇tx_coreclock或tx_inclock為「註冊tx_in」輸入埠的價值後，在ALTLVDS_TX MegaWi用d™ 外掛程式管理器的一般頁面上啟用使用外部 PLL選項，就會出現此問題。由於 Quartus II 軟體的問題，ALTLVDS_TX變異檔案可能寫錯了，因此 PLL 的高速頻率會連接到收銀台。這可能違反裝置的頻率網路 Fmax。

若要確認您的設計是否受此問題影響，請開啟變異檔案，並搜尋下列參數或一般參數：

• Verilog HDL（于 defparam 區段）： ALTLVDS_TX_component.registered_input
• VHDL（在通用地圖區段）： registered_input

正確的參數應該是 OFF 使用外部 PLL 模式時。該值可能會被錯誤地設定為 TX_CORECLOCK 或 TX_INCLOCK 。

若要解決這個問題，請按照下列步驟操作：

1. 使用 MegaWivarid 外掛程式管理器開啟ALTLVDS_TX驗證
2. 在 一般 頁面上，停用選項 使用外部 PLL
3. 在 頻率/PLL 設定 頁面上， 使用「tx_in」輸入埠停用「tx_in」選項
4. 請返回一般頁面，然後重新啟用「使用外部 PLL」選項
5. 按一下 完成 ，讓這些變更轉為變異檔案

此問題從 Quartus II 軟體版本 11.0 開始修復。