文章 ID: 000078521 內容類型: 產品資訊與文件 最近查看日期: 2015 年 07 月 30 日

在 28 奈米裝置中使用頻率切換時，如何限制 PLL 頻率？

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 10.1 和更新版本的問題，在使用 Altera_PLL 搭配 PLL 頻率切換時， derive_pll_clocks 指令並未正確限制所有頻率。此問題影響到針對 V、Arria® V 或 V 裝置Stratix® Cyclone®設計。與其建立與每個輸入參考頻率相關的頻率， derive_pll_clocks 只能為第一個參考頻率建立頻率。

    解決方法

    若要正確限制每個參考頻率的Altera_PLL 輸出，請使用 create_generated_clock 以下檔中所述的命令。本檔包含如何建立這些命令的說明，以及根據以下範例設計的範例命令。

    這個問題預定在 Quartus II 軟體日後發佈時解決。

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